PegaSim™ Mixed Language Logic Simulation
OVERVIEW 概要
高性能ミックストランゲージシミュレータ
PegaSimはS2Cによって開発された高性能かつミックストランゲージ対応のロジックシミュレータです。
PegaSimは革新的なアーキテクチャアルゴリズムを利用して、高性能シミュレーションと制約付きランダムソルバを実現します。
PegaSimはSystemVerilog、Verilog、VHDL、UVMメソドロジなど、様々な設計・検証言語をサポートします。
- 主な仕様
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† Verilog (IEEE 1364)
† SystemVerilog (IEEE 1800-2017)
Includes SVA assertions, constrained random solver, and functional coverage
† Full DPI and VPI support
† UVM methodology (IEEE 1800.2)
Supports UVM, VMM and OVM methodologies
† VHDL language (IEEE 1076-1993)
Includes accelerated support for std_logic_1164 and numeric_std, etc
† Supoprts IP encryption (IEEE 1735) -
VHDL/SV
混在対応 -
† Can instantiate VHDL inside SV, or SV inside VHDL to arbitrary depth
† Instances can override parameters/generics
† Appropriate type conversions on port connections - カバレッジ機能
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† Supports line/block, toggle, expression coverage analysis
† Supports assertion coverage analysis - その他
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† Incremental and parallel compilation
† Supports SDF and Timing Check
† Co-simulation with emulation and prototyping systems