/* ************************************************************ */
declare FF_1bit_ar {

    input       D_in ;
    input       ENB_in ;

    output      Q_out ;

}

/* ************************************************************ */
// Declare module
module FF_1bit_ar {

/* ************************************************************ */
// Internal operation signals
    reg         Dtype_FF = 1'b0 ;   // Declare D-Type F/F with init value

/* ************************************************************ */
// Equation

    {
/* **** Data output **** */
        Q_out = Dtype_FF ;

/* **** Flip-Flop equation **** */

    // Statement variation #1
        if ( ENB_in )
            Dtype_FF := D_in ;      // Capture NEW data

    // Statement variation #2
        if ( ENB_in ) {
            Dtype_FF := D_in ;      // Capture NEW data
        } else {
            Dtype_FF := Dtype_FF ;  // Hold current value
        }

    // Statement variation #3
        any {
            ENB_in  :   Dtype_FF := D_in ;          // Capture NEW data
//          else    :   Dtype_FF := Dtype_FF ;
                    // Hold current value ( Not need this statement )
        }

    }
}
/* ************************************************************ */